Digital System Test and Testable Design: Using HDL Models and Architectures
Buku ini diterbitkan tahun 2011 oleh Springer Science+Business Media, LLC. Kondon adalah buku edisi Pertama.
Judul: Digital System Test and Testable Design: Using HDL Models and Architectures
Oleh: Zainalabedin Navabi
Penerbit: Springer Science+Business Media, LLC. Kondon
Tahun: 2011
Jumlah Halaman: 460 hal.
Penulis:
Zainalabedin Navabi
Worcester Polytechnic Institute
Department of Electrical & Computer
Engineering
Worcester, MA
USA
Lingkup Pembahasan:
Buku ini adalah buku uji dan testability sirkuit digital di mana tes diucapkan dalam bahasa Desain. Dalam buku ini, konsep pengujian dan testability diperlakukan sama dengan praktek desain digital dan metodologi. Buku ini menunjukkan bagaimana menguji sirkuit digital merancang sirkuit diuji bisa mengambil keuntungan dari beberapa desain dan verifikasi alat RT-tingkat metodologi yang mapan. Buku ini menggunakan model Verilog dan testbenches untuk menerapkan dan menjelaskan kesalahan simulasi dan algoritma generasi tes. Pada bagian testability, menjelaskan berbagai memindai dan Bist metode di Verilog dan menggunakan testbenches Verilog sebagai penguji virtual untuk memeriksa dan mengevaluasi metode testability. Dalam merancang sirkuit diuji, kita menggunakan Verilog testbenches untuk mengevaluasi, dan dengan demikian meningkatkan testability desain.
Bagian pertama dari buku ini mengembangkan lingkungan tes Verilog yang dapat melakukan kesalahan level simulasi dan generasi tes. Bagian ini menggunakan Verilog PLI bersama dengan Verilog testbench kuat Fasilitas pengembangan hardware pemodelan dan lingkungan pengujian programing. Bagian kedua
buku menggunakan Verilog sebagai alat desain hardware untuk menggambarkan DFT dan Bist hardware. Didalam bagian, Verilog digunakan sebagai bahasa deskripsi perangkat keras yang menggambarkan hardware diuji disintesis.
Sepanjang buku ini, Verilog simulasi membantu mengembangkan dan mengevaluasi metode uji dan testability konstruksi hardware. Buku ini menerapkan pendekatan baru untuk menguji mengajar. Penggunaan Verilog dan Verilog PLI untuk uji aplikasi yang membedakan buku ini dari tes dan testability buku lain. Sebagai HDL yang digunakan di tahun 1970-an untuk mengajar arsitektur komputer, hari ini, HDL dapat digunakan untuk menggambarkan tes metodologi dan arsitektur testability yang dinyatakan digambarkan secara informal oleh flow chart, grafik, dan diagram blok. Verilog menghilangkan ambiguitas dalam algoritma pengujian dan Bist dan DFT arsitektur hardware, ini menggambarkan arsitektur perangkat keras testability dan yang sesi tes. Menggambarkan on-chip hardware tes di Verilog membantu mengevaluasi algoritma terkait di hal overhead hardware dan waktu dan dengan demikian kelayakan menggunakan mereka pada chip SoC. Lebih lanjut dukungan untuk pendekatan ini datang dalam penggunaan testbenches. Menggunakan PLI dalam mengembangkan testbenches dan penguji maya memberi kita alat programing kuat dihubungkan dengan perangkat keras yang dijelaskan dalam Verilog. Bidang hardware / software campuran ini memfasilitasi deskripsi program uji kompleks dan menguji strategi.
Daftar Isi:
1 Basic of Test and Role of HDLs 1
1.1 Design and Test 1
1.2 Test Concerns 8
1.3 HDLs in Digital System Test 15
1.4 ATE Architecture and Instrumentation 17
1.5 Summary 19
References 20
2 Verilog HDL for Design and Test 21
2.1 Motivations of Using HDLs for Developing Test Methods 21
2.2 Using Verilog in Design 22
2.3 Using Verilog in Test 24
2.4 Basic Structures of Verilog 27
2.5 Combinational Circuits 30
2.6 Sequential Circuits 36
2.7 A Complete Example (Adding Machine) 42
2.8 Testbench Techniques 48
2.9 PLI Basics 56
2.10 Summary 62
References 62
3 Fault and Defect Modeling 63
3.1 Fault Modeling 63
3.2 Structural Gate Level Faults 71
3.3 Issues Related to Gate Level Faults 84
3.4 Fault Collapsing 86
3.5 Fault Collapsing in Verilog 95
3.6 Summary 100
References 101
4 Fault Simulation Applications and Methods 103
4.1 Fault Simulation 103
4.2 Fault Simulation Applications 112
4.3 Fault Simulation Technologies 122
4.4 Summary 141
References 141
5 Test Pattern Generation Methods and Algorithms 143
5.1 Test Generation Basics 143
5.2 Controllability and Observability 147
5.3 Random Test Generation . 160
5.4 Summary 174
References 174
6 Deterministic Test Generation Algorithms. 175
6.1 Deterministic Test Generation Methods 175
6.2 Sequential Circuit Test Generation 198
6.3 Test Data Compaction 200
6.4 Summary 211
References 211
7 Design for Test by Means of Scan 213
7.1 Making Circuits Testable 213
7.2 Testability Insertion 215
7.3 Full Scan DFT Technique 225
7.4 Scan Architectures 244
7.5 RT Level Scan Design 253
7.6 Summary 258
References 259
8 Standard IEEE Test Access Methods 261
8.1 Boundary Scan Basics 261
8.2 Boundary Scan Architecture 262
8.3 Boundary Scan Test Instructions 271
8.4 Board Level Scan Chain Structure 277
8.5 RT Level Boundary Scan 281
8.6 Boundary Scan Description Language 290
8.7 Summary 292
References 294
9 Logic Built-in Self-test 295
9.1 BIST Basics 295
9.2 Test Pattern Generation 300
9.3 Output Response Analysis 312
9.4 BIST Architectures 319
9.5 RT Level BIST Design 329
9.6 Summary 343
References 343
10 Test Compression 345
10.1 Test Data Compression 348
10.2 Compression Methods 347
10.3 Decompression Methods 362
10.4 Summary 372
References 372
11 Memory Testing by Means of Memory BIST 375
11.1 Memory Testing 375
11.2 Memory Structure 376
11.3 Memory Fault Model 377
11.4 Functional Test Procedures 378
11.5 MBIST Methods 381
11.6 Summary 391
References 391
Appendix A Using HDLs for Protocol Aware ATE 393
Appendix B Gate Components for PLI Test Applications 397
Appendix C Programming Language Interface Test Utilities 399
Appendix D IEEE Std. 1149.1 Boundary Scan Verilog Description 403
Appendix E Boundary Scan IEEE 1149.1 Virtual Tester 411
Appendix F Generating Netlist by Register Transfer Level Synthesis
(NetlistGen) 423
Index 427
Berminat?
Email: zanetapm@gmail.com
0 comments:
Post a Comment